正負(fù)脈寬調(diào)制信號(hào)發(fā)生器設(shè)計(jì)
一、 實(shí)驗(yàn)?zāi)康?br />
1、 在掌握可控脈沖發(fā)生器的基礎(chǔ)上了解正負(fù)脈寬數(shù)控調(diào)制信號(hào)發(fā)生的原理。
2、 熟練的運(yùn)用示波器觀(guān)察實(shí)驗(yàn)箱上的探測(cè)點(diǎn)波形。
3、 掌握時(shí)序電路設(shè)計(jì)的基本思想。
二、 實(shí)驗(yàn)原理
首先詳細(xì)說(shuō)明一下正負(fù)脈寬數(shù)控的原理。所以正負(fù)脈寬數(shù)控就是直接直接輸入脈沖信號(hào)的正脈寬數(shù)和負(fù)脈寬數(shù)，當(dāng)然，正負(fù)脈寬數(shù)一旦定下來(lái)，脈沖波的周期也就確定下來(lái)了。其次是調(diào)制信號(hào)，調(diào)制信號(hào)有很多種，有頻率調(diào)制、相位調(diào)制、幅度調(diào)制等等，本實(shí)驗(yàn)中僅對(duì)輸出的波形進(jìn)行最簡(jiǎn)單的數(shù)字調(diào)制，另外為了EDA設(shè)計(jì)的靈活性，實(shí)驗(yàn)中要求可以輸出非調(diào)制波形、正脈沖調(diào)制和負(fù)脈沖調(diào)制。非調(diào)制波形就是原始的脈沖波形；正脈沖調(diào)制就是在脈沖波輸出‘1’的期間用輸出另一個(gè)頻率的方波，而在脈沖波為‘0’器件還是原始波形；負(fù)脈沖調(diào)制正好與正脈沖調(diào)制相反，要求在脈沖波輸出為‘0’期間輸出另外一個(gè)頻率的方波，而在‘1’期間則輸出原始波形。為了簡(jiǎn)化實(shí)驗(yàn)，此處的調(diào)制波形（另外一個(gè)頻率的方波）就用原始的時(shí)鐘信號(hào)。其具體的波形如下圖4-11-1所示：
圖4-11-1 調(diào)制波形
三、 實(shí)驗(yàn)內(nèi)容
本實(shí)驗(yàn)的任務(wù)是設(shè)計(jì)一個(gè)正負(fù)脈寬數(shù)控調(diào)制信發(fā)生器。要求能夠輸出正負(fù)脈寬數(shù)控的脈沖波、正脈沖調(diào)制的脈沖波和負(fù)脈沖調(diào)制的脈沖波形。實(shí)驗(yàn)中的時(shí)鐘信號(hào)選擇時(shí)鐘模塊的1.5MHz信號(hào)，用撥擋開(kāi)關(guān)模塊的K1——K4作為正脈沖脈寬的輸入，用K5——K8作為負(fù)脈沖脈寬的輸入，用按鍵開(kāi)關(guān)模塊中的BT1作為模式選擇鍵，每按下一次，輸出的脈沖波形改變一次，依次為原始脈沖波、正脈沖調(diào)制波和負(fù)脈沖調(diào)制波形。波形輸出直接從FPGA的IO端口輸出用示波器觀(guān)察輸出波形的改變。
四、 實(shí)驗(yàn)步驟
1、 打開(kāi)QUARTUSII軟件，新建一個(gè)工程。
2、 建完工程之后，再新建一個(gè)VHDL File，打開(kāi)VHDL編輯器對(duì)話(huà)框。
3、 按照實(shí)驗(yàn)原理和自己的想法，在VHDL編輯窗口編寫(xiě)VHDL程序，用戶(hù)可參照光盤(pán)中提供的示例程序。
4、 編寫(xiě)完VHDL程序后，保存起來(lái)。方法同實(shí)驗(yàn)一。
5、 對(duì)自己編寫(xiě)的VHDL程序進(jìn)行編譯并仿真，對(duì)程序的錯(cuò)誤進(jìn)行修改。
6、 編譯仿真無(wú)誤后，根據(jù)用戶(hù)自己的要求進(jìn)行管腳分配。分配完成后，再 進(jìn) 行全編譯一次，以使管腳分配生效。
7、 根據(jù)實(shí)驗(yàn)內(nèi)容用實(shí)驗(yàn)導(dǎo)線(xiàn)將上面管腳分配的FPGA管腳與對(duì)應(yīng)的模塊連接起來(lái)。
如果是調(diào)用的本書(shū)提供的VHDL代碼，則實(shí)驗(yàn)連線(xiàn)如下：
CLK：FPGA時(shí)鐘信號(hào)，接數(shù)字時(shí)鐘信號(hào)CLOCK1，并將時(shí)鐘設(shè)為750KHZ。
MODE：信號(hào)模式選擇，接一個(gè)按鍵開(kāi)關(guān)BT1。
N[3..0]: 負(fù)脈沖控制信號(hào)，接四個(gè)撥動(dòng)開(kāi)關(guān)K4、K3、K2、K1。
P[3..0]：正脈沖控制信號(hào)，按四個(gè)撥動(dòng)開(kāi)關(guān)K8、K7、K6、K5。
FOUT：信號(hào)輸入，按FPGA的一個(gè)IO端口。
8、 用下載電纜通過(guò)JTAG口將對(duì)應(yīng)的sof文件加載到FPGA中。觀(guān)察實(shí)驗(yàn)結(jié)果是否與自己的編程思想一致。
五、 實(shí)驗(yàn)結(jié)果及現(xiàn)象
以設(shè)計(jì)的參考示例為例，當(dāng)設(shè)計(jì)文件加載到目標(biāo)器件后，確認(rèn)信號(hào)連接線(xiàn)已正確連接，撥動(dòng)八位撥動(dòng)開(kāi)關(guān)，使K1-K4中至少有一個(gè)為高電平，K5-K8至少有一個(gè)為高電平，此時(shí)從信號(hào)輸出端口用示波器可以觀(guān)測(cè)到一個(gè)矩形波，其高低電平的占空比為K1-K4高電平的個(gè)數(shù)與K5-K8高電平個(gè)數(shù)的比。按下BT1按鍵后，矩形波發(fā)生改變，輸出如圖4-11-1所示的調(diào)制波形.
六、 實(shí)驗(yàn)報(bào)告
1、 繪出仿真波形，并作說(shuō)明。
2、 將實(shí)驗(yàn)原理、設(shè)計(jì)過(guò)程、編譯仿真波形和分析結(jié)果、硬件測(cè)試結(jié)果記錄下來(lái)。
