八位七段數(shù)碼管動態(tài)顯示電路的設(shè)計
一、 實驗?zāi)康?/strong>
1、 了解數(shù)碼管的工作原理。
2、 學(xué)習(xí)七段數(shù)碼管顯示譯碼器的設(shè)計。
3、學(xué)習(xí)VHDL的CASE語句及多層次設(shè)計方法。
二、 實驗原理
七段數(shù)碼管是電子開發(fā)過程中常用的輸出顯示設(shè)備。在實驗系統(tǒng)中使用的是兩個四位一體、共陰極型七段數(shù)碼管。其單個靜態(tài)數(shù)碼管如下圖4-4-1所示。
圖4-1 靜態(tài)七段數(shù)碼管
由于七段數(shù)碼管公共端連接到GND（共陰極型），當(dāng)數(shù)碼管的中的那一個段被輸入高電平，則相應(yīng)的這一段被點亮。反之則不亮。共陽極性的數(shù)碼管與之相么。四位一體的七段數(shù)碼管在單個靜態(tài)數(shù)碼管的基礎(chǔ)上加入了用于選擇哪一位數(shù)碼管的位選信號端口。八個數(shù)碼管的a、b、c、d、e、f、g、h、dp都連在了一起，8個數(shù)碼管分別由各自的位選信號來控制，被選通的數(shù)碼管顯示數(shù)據(jù)，其余關(guān)閉。
三、 實驗內(nèi)容
本實驗要求完成的任務(wù)是在時鐘信號的作用下，通過輸入的鍵值在數(shù)碼管上顯示相應(yīng)的鍵值。在實驗中時，數(shù)字時鐘選擇1024HZ作為掃描時鐘，用四個撥動開關(guān)做為輸入，當(dāng)四個撥動開關(guān)置為一個二進(jìn)制數(shù)時，在數(shù)碼管上顯示其十六進(jìn)制的值。
四、 實驗步驟
1、 打開QUARTUSII軟件，新建一個工程。
2、 建完工程之后，再新建一個VHDL File，打開VHDL編輯器對話框。
3、 按照實驗原理和自己的想法，在VHDL編輯窗口編寫VHDL程序，用戶可參照光盤中提供的示例程序。
4、 編寫完VHDL程序后，保存起來。方法同實驗一。
5、 對自己編寫的VHDL程序進(jìn)行編譯并仿真，對程序的錯誤進(jìn)行修改。
6、 編譯仿真無誤后，根據(jù)用戶自己的要求進(jìn)行管腳分配。分配完成后，再進(jìn)行全編譯一次，以使管腳分配生效。
7、 根據(jù)實驗內(nèi)容用實驗導(dǎo)線將上面管腳分配的FPGA管腳與對應(yīng)的模塊連接起來。
如果是調(diào)用的本書提供的VHDL代碼，則實驗連線如下：
CLK：FPGA時鐘信號，接數(shù)字時鐘CLOCK3，并將這組時鐘設(shè)為1464HZ。
KEY[3..0]：數(shù)碼管顯示輸入信號，分別接撥動開關(guān)的K4，K3，K2，K1。
LEDAG[6..0]：數(shù)碼管顯示信號，接數(shù)碼管的G、F、E、D、C、B、A。
SEL[2..0]：數(shù)碼管的位選信號，接數(shù)碼管的SEL2、SEL1、SEL0。
8、 用下載電纜通過JTAG口將對應(yīng)的sof文件加載到FPGA中。觀察實驗結(jié)果是否與自己的編程思想一致。
五、 實驗現(xiàn)象與結(jié)果
以設(shè)計的參考示例為例，當(dāng)設(shè)計文件加載到目標(biāo)器件后，確認(rèn)信號連接線已正確連接，將數(shù)字信號源模塊的時鐘選擇為1464HZ，撥動四位撥動開關(guān)，使其為一個數(shù)值，則八個數(shù)碼管均顯示撥動開關(guān)所表示的十六進(jìn)制的值。
六、 實驗報告
1、 繪出仿真波形，并作說明。
2、 明掃描時鐘是如何工作的，改變掃描時鐘會有什么變化。
3、 實驗原理、設(shè)計過程、編譯仿真波形和分析結(jié)果、硬件測試結(jié)果記錄下來。